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欧舒丹旗舰店开业及样品活动：提高认知度和参与度
欧舒丹是一个足迹遍布全球的美容品牌，希望提高其位于摄政街的新旗舰店的知名度并增加商店的客流量。他们还旨在教育消费者了解该品牌独特的整体美容产品和定位。
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Sharp 公司利用 Cadence 解决方案加速 CMOS 图像传感器的生产
夏普公司是一家总部位于日本的全球电子公司，面临着在不影响产品质量的情况下加快新型 CMOS 图像传感器的上市时间的挑战。由于汽车、计算机、医疗设备以及媒体播放器、平板电脑等便携式产品等各个领域对用户友好的消费电子产品的需求不断增长，传感器和微机电系统 (MEMS) 器件的市场正在迅速扩大。智能手机。这给夏普带来了巨大的压力，要求其在日益紧迫的时间内生产出高度差异化的产品。设计挑战是解决时序和可路由性收敛挑战。
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NVIDIA 和 Cadence：利用 IoT 简化 PCB 设计
NVIDIA 是视觉计算技术领域的领先公司，在满足其高性能产品严格的上市时间方面面临着重大挑战。从硅片流片到准备投入市场的印刷电路板 (PCB)，该公司的平均设计周期不到六个月。 NVIDIA 设计团队使用 Cadence 工具来创建他们的 IC 封装和电路板设计。他们还开发了多种用于球栅阵列 (BGA) 扇出和布线的内部工具，以增强其现有的 Cadence® Allegro® 约束驱动 PCB 设计流程。然而，产品小型化和高密度互连 (HDI) 的压力，加上越来越多的限制，正在带来新的挑战。问题是是否要投入时间和资源开发工具来支持 HDI，还是采用新的解决方案。由于 NVIDIA 的设计受到高速限制，但也使用“构建”技术来处理 BGA 扇出，因此他们需要一个高度灵活的解决方案来满足这两类要求。
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三星和 Cadence：利用物联网加速 SSD 产品开发
固态硬盘 (SSD) 市场领导者三星决定于 2012 年在其 SSD 控制器中添加 PCI Express 接口，以提高数据传输性能并扩大其市场份额。传统上，SSD 基于用于 HDD 的 SATA 协议，该协议兼容，但与非易失性内存一起使用时存在性能和吞吐量限制。三星 SSD 中添加 PCI Express 显着增加了设备和软件验证所面临的挑战，特别是在片上系统 (SoC) 级别。这需要显着提高验证环境的性能，以验证 SoC 级别的 PCI Express 行为、集成和调试主机驱动程序软件以及验证端到端批量 DMA 传输。三星最初尝试使用他们的传统方法 - 使用模拟验证 IP (VIP) 的模拟测试平台 - 但发现它太慢且效率低下，无法满足他们对 PCI Express 接口的需求。
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Fujitsu 和 Cadence：通过功耗优化设计彻底改变移动 WiMAX
富士通微电子有限公司是计算机和通信设备微电子领域的全球领导者，面临着通过减小芯片尺寸和功耗要求使移动 WiMAX 成为现实的挑战。实现这一目标的关键是优化电源设计，以尽可能降低总体使用率和关断泄漏。以前，在设计过程的每个阶段做出的独立决策常常会以不可预见的方式影响其他领域，从而对最终的功率特性产生不利影响。由于需要将 CPF 周围的电源设计与精确的仿真保持一致、转向更小的几何形状、缩短设计时间并提高硅的质量，这一挑战进一步加剧。
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飞思卡尔半导体转向 UVM-MS 以提高验证效率
飞思卡尔半导体是嵌入式处理解决方案领域的领导者，在提高混合信号片上系统 (SoC) 顶层验证的效率方面面临着重大挑战。该公司的模拟和传感器部门主要管理模拟组件，该部门正在努力应对新项目中越来越多地使用数字逻辑的问题。大多数模拟工程师在设计验证语言方面的专业知识有限，但他们参与执行混合信号 SoC 的顶层验证至关重要。模拟工程师创建的传统测试平台基于原理图输入和多个配置视图，并依赖于波形检查。然而，先进的验证方法通常以数字为中心、命令行驱动，并且基于面向对象的语言（例如 SystemVerilog）。这对弥合模拟和数字验证方法之间的差距提出了重大挑战。
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Teradyne 通过 Cadence 的 Virtuoso 多模式仿真提高生产力和质量
泰瑞达 (Teradyne) 是为元件制造商提供自动测试设备 (ATE) 的领先企业，面临着提高硅生产效率和质量的挑战。该公司使用先进的定制芯片组设计系统，并希望实现一种单一、灵活的方法，用于复杂混合信号片上系统 (SoC) 以及各种其他集成电路 (IC) 的设计和验证。泰瑞达的主要考虑因素是非常复杂的模拟混合信号设计的仿真能力以及动态适应不断变化的设计优先级的能力。设计挑战包括复杂的模拟和混合信号 SoC 仿真以及各种应用和测试优先级。
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理光利用 Cadence 加快多功能打印机 ASIC 的开发周期
理光是领先的办公设备供应商，在加快多功能打印机 ASIC 的开发周期以跟上快速发展的市场步伐方面面临着挑战。该公司确定了两个需要改进的重要领域。首先，缺乏有效的解决方案来避免遗漏测试用例和测试实施，导致测试过程中出现错误。大约 22% 的错误源于测试平台中数据提取不足以及由于对规范的误解而导致错误的测试实施。其次，理光花费了太多时间，每天大约三个小时，只是从 26 名验证工程师的团队中手动捕获进度管理的验证状态。这不包括诊断实际问题所花费的时间。理光需要自动化数据收集和过滤过程，以便工程师可以更快地开始解决问题。
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Pegatron 利用 Cadence 的 Allegro PCB Designer 提高生产力
和硕公司是一家领先的电子制造公司，在产品开发过程中面临着重大挑战。该公司的布局团队花费了大量时间手动布线和调整为笔记本电脑、平板电脑和服务器产品开发的 PCB 上的走线。该过程缓慢且劳动密集型，特别是在处理可能具有多达 1,000 个引脚的复杂球栅阵列 (BGA) 封装时。该公司的客户还要求更详细的评估，要求 100% 的布线，包括调整。这种情况限制了团队可以处理的项目数量，并导致团队成员感到沮丧。为了提高生产力并满足客户需求，团队需要一种自动化路由流程的方法。
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VIA Telecom 通过 Cadence 解决方案提高生产力
威盛电信是一家领先的无晶圆厂半导体公司，在竞争激烈的市场中提供低功耗基带处理器时面临着重大挑战。该公司的客户（主要是手机制造商）面临着越来越大的压力，要求他们提供低功耗和长电池寿命的独特移动设备。由于上市时间的需求，这些客户还面临着设计周期缩短的问题。为了跟上客户的步伐，威盛电信需要放弃手动流程来验证其数字基带处理器设计的功耗意图。该公司正在寻求一种经过验证的解决方案，并提供强有力的支持，以实现该流程的自动化并保持低功耗，同时确保及时交付产品。
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IBM 和 Cadence：利用复杂的 PCB 系统简化大型计算机设计
IBM 是大型机计算领域的领导者，在为其大型计算机设计高度复杂的印刷电路板 (PCB) 时面临着挑战。这些 PCB 尺寸高达 50 厘米 x 60 厘米，在 10 多层电路中承载数万个信号互连，每个组件的引脚数达到 5,000 个，板级连接数超过 5,000 个。这些设计的复杂性使得传统原理图的处理和分析变得麻烦且耗时。 IBM 试图通过开发一种解决方案来简化该流程，该解决方案以表格或电子表格格式输入每个信号的设计属性。然而，这又增加了一个步骤，因为工程师必须将信息转换为硬件描述语言 (HDL) 才能与设计平台交互。此外，模拟元件不能以这种方式处理，必须手动配置。
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使用 Allegro TimingVision 环境加速高速接口的时序收敛：Cavium 和 Cadence 案例研究
Cavium 是一家开发高度集成半导体处理器的公司，其 PCB 设计流程面临着重大挑战。电路板布线的手动过程非常耗时，特别是当芯片越来越多地使用基于标准的高速接口、信号越来越敏感、并且具有更复杂的电气和布局实施限制时。该公司的硅后验证团队负责设计评估板，以确认公司网络处理器的正确运行和电气特性，他们花了 8 到 12 周的时间手工路由关键的高速信号。这没有使用额外的人力资源。随着需要评估板的芯片数量的增加，进度压力也越来越大。当芯片从工厂返回时，团队需要准备好电路板，并且随着 Cavium 提供的网络处理器数量的增加，设计数量也随之增加。
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加速网络交换机设计：QLogic 和 Cadence 案例研究
QLogic 是融合网络、企业以太网和存储区域网络 (SAN) 产品领域的领导者，面临着快速生产复杂的新型网络交换机以占领市场份额的挑战。该公司需要始终如一地提供能够改变全球数据中心和存储网络的技术。面临的挑战是加快复杂的新型网络交换机（数百万门片上系统 (SoC)）的设计和验证，以驱动跨数据中心级交换解决方案所需的各种协议的可扩展、无阻塞交换机架构。新设计的复杂性以及在流片前模拟完整 ASIC 的需要增加了挑战。
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Spansion 和 Cadence：提高设计师生产力和上市时间的案例研究
Spansion 是闪存技术的领先供应商，在提高设计人员生产力和压缩上市时间方面面临着重大挑战。该公司的电子设计自动化 (EDA) 工具已不再足够，需要更加自动化的行业标准解决方案。该公司还寻求采用更自动化的方法来定制布局，并采用从前到后的模拟/混合信号设计流程。工艺设计套件 (PDK) 是一套完整的技术文件，支持模拟/混合信号定制 IC 电路设计，是该设计流程的关键组成部分。然而，PDK 的开发和测试既耗时又昂贵。
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Xilinx 和 Cadence：通过物联网增强 IP 设计测试
Xilinx 是领先的 FPGA 提供商，为其客户提供各种软核和硬核 IP 核。这些 IP 核代表数百种通信标准、存储器接口、DSP 功能、浮点运算符、互连和 CPU。然而，该公司在使用所有相关参数值组合测试其 IP 设计时面临着重大挑战。这个详尽的过程需要使用所有可能的数据宽度值测试所有主要设计模式。由于组合数量较多且运行回归的周转时间较长，创建所有参数的详尽排列集的传统解决方案是不可行的。 Xilinx 需要一种能够随机生成参数集的解决方案，同时考虑所有参数的合法值及其之间的依赖关系，同时避免参数集重复和测试套件回归的冗余重复。
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RivieraWaves 成功迁移到 UVM 以进行增强型蓝牙 4.1 IP 设计验证
RivieraWaves 是一家专注于无线连接半导体知识产权 (IP) 的初创公司，在紧迫的时间内生产高度差异化的低功耗蓝牙 4.1 IP 时面临着重大挑战。该公司一直在其蓝牙 4.0 设计中使用开放验证方法 (OVM)。然而，由于提高自动化程度并在更短的上市时间内生产低功耗产品的竞争需求，RivieraWaves 决定将其下一代蓝牙 4.1 IP 设计迁移到通用验证方法 (UVM)。该公司需要一个验证环境和解决方案，以跟上这种迁移的步伐，并能够比以前更快地进行 IP 验证和集成到蓝牙设备中。挑战还包括越来越快地发现错误、有效管理新的、复杂的 IP 挑战，以及在实现新的效率水平的同时满足稳健性目标。
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加速移动计算芯片开发：以新岸线和Cadence为例
中国科技公司新岸线面临着开发基于 ARM® Cortex™-A9 双核处理器的第三代移动计算芯片 NS115 的挑战。该公司必须遵守严格的移动计算平台要求，实现极低的功耗水平，并确保高水平的性能。设计团队面临的挑战是验证和模拟芯片，重点关注 Android 应用程序的性能和功耗。 NS115 需要具有 1200 万 (12M) 个门的复杂设计，并且必须满足 Android 系统要求，包括需要外部存储、多屏幕显示、接受各种来源的数据输入的能力以及 IC 的较长交货时间模拟。新岸线团队认为寄存器传输级（RTL）仿真对于系统级验证来说太慢，并且频繁的设计迭代和缺乏完整的调试可见性不适合选择现场可编程门阵列（FPGA）——基于解决方案。
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简化图书馆管理并提高生产力：Tait Communications 和 Cadence
Tait Communications 是一家设计和管理数字无线通信环境的新西兰公司，在管理原理图和封装库模型方面面临着重大挑战。该过程是手动的，涉及电子表格和自定义编写的脚本和实用程序，既耗时又费力。由于难以在管理的数千个零件中找到特定零件，该公司经常重复工作。手动方法也容易出错，导致结果不一致和不准确。此外，Tait 需要一个可以管理设计重用模块的解决方案，因为他们的 PCB 设计是独特的，并且受到各种严格的要求和法规的约束。他们需要版本控制并能够保证板上组件的准确性。
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Newport Media 使用 Cadence 解决方案增强验证流程
Newport Media 是一家无晶圆厂半导体公司，面临着提供具有前所未有的性能、功耗、尺寸和成本效益的高度集成接收器解决方案的挑战。该公司的开发团队的任务是为具有外部总线接口的新版本设计开发验证环境。正在验证的模块具有 40K 逻辑门，包括 AHB 主/从接口、外部微处理器接口和直接存储器访问 (DMA) 引擎。该团队需要在 AHB 主/从设计周期的早期暴露难以发现的错误，以验证协议合规性并编写更广泛的测试来发现和探索极端情况。
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NetSpeed Systems 利用 Cadence 解决方案对复杂 IP 产品进行高效验证
NetSpeed Systems 是一家为片上系统 (SoC) 设计人员提供可扩展、一致的片上网络 (NoC) IP 的提供商，在设计其缓存一致的 NoC 解决方案 Gemini 时面临着重大挑战。该产品的灵活性允许无限数量的配置，因此需要大量的测试用例。这带来了开发进度长期延迟的风险。此外，一致性验证过程是深度状态的，需要长时间运行来积累内部芯片状态并解决极端情况。一致性错误是不可原谅的，一个错误就可能导致整个产品瘫痪。巨大的验证空间，包括较长的预热期以及需要暴露仅在数百万次循环后才会出现的错误，增加了复杂性。该公司需要一种解决方案，能够在这个巨大的验证空间中提供全面的测试覆盖，生成所有可能的 NoC 配置，为测试用例提供智能、协调的激励，并实现高效的调试和错误再现。
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Uniquify 借助 Cadence 成功实现增强型 SoC 设计和制造
Uniquify 是一家领先的片上系统 (SoC) 设计、制造和知识产权解决方案提供商，面临着通过实现 100% 流片成功来保持较高的客户满意度和声誉的挑战。该公司在多个应用领域为自己设定了很高的标准，包括图像处理、网络、数字电视、DSL、移动电话、数码相机和显示器、多媒体处理和音频处理。为了满足当今雄心勃勃的性能、功耗和成本目标，Uniquify 工程师必须在设计过程的早期进行全面的物理设计空间探索和可行性分析。考虑到当今设计的复杂性和规模，他们需要能够处理 100M 甚至更多实例的系统。
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法拉第转型与Cadence邂逅Conformal ECO Designer
Faraday Technology Corporation 是一家领先的无晶圆厂 ASIC 供应商和 SIP 提供商，在更新其工程变更单 (ECO) 流程时面临着重大挑战。 ECO 过程涉及在自动工具处理完逻辑更改后将其直接插入到网表中。这可能包括从设计中添加或删除逻辑到更细微的更改（例如清理路由以确保信号完整性）的任何内容。然而，ECO 可能会带来压力且耗时。传统的手动 ECO 流程是劳动密集型的，并且确保产品正常运行的能力有限。设计人员通常不知道逻辑网表中所做的更改是否可以在物理网表中执行，从而使得手动 ECO 过程既耗时又费力。准确跟踪已使用的备用单元和空闲单元也很困难。
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富士电机采用 Cadence 解决方案加速电源 IC 设计
富士电机 (FE) 是一家总部位于日本的跨国公司，面临着为其电源模块和电源 IC 开发新型驱动器 IC 的挑战。该公司需要一种能够满足新电源管理系统规格的控制功能。设计团队必须探索一种新的控制算法，包括新电源管理系统的设计理念。该 IC 需要支持许多功能，例如在异常情况下（例如雷暴期间的高电压或低电压）时停止系统的保护功能。对这种新型低功耗、低噪声、低成本电源 IC 的严格上市时间要求增加了任务的复杂性。该团队还需要提高概念设计的效率并管理复杂的验证项目。
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Altair 凭借 Cadence 的模拟 IP 解决方案在 LTE 市场取得成功
Altair 是一家专注于高性能、低功耗 4G 长期演进 (LTE) 半导体解决方案的无晶圆厂芯片公司，在快速增长的 LTE 市场中争夺市场份额的过程中面临着多项挑战。先进的 LTE 技术需要高水平的信号处理和精心设计，以最大限度地降低功耗并最大限度地提高性能。该公司还必须应对与不同片上系统 (SoC) 组件的知识产权 (IP) 许可、先进工艺几何的流片、运营商认证以及大量软件投资相关的高成本。此外，Altair 必须满足其芯片组的严格上市时间和价格目标。该公司的产品组合分为增压 LTE 和物联网 LTE，无论是提高性能还是降低功耗，都面临着不同的挑战。
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UPEK 和 Cadence：通过基于断言的验证方法提高设计效率
UPEK 是一家总部位于加州的生物识别指纹技术先驱，在设计和验证过程中面临着重大挑战。该公司的设计团队负责流程的设计和验证元素，需要高度的灵活性来适应不同计算系统的多个接口。主要的业务挑战是为客户提供更快的上市时间。为了实现这一目标，UPEK 需要加快设计周期，并将基于断言的验证方法纳入其现有的设计和验证流程。
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